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三星电子在2026年VLSI超大规模集成电路研讨会上宣布,全球首次实现栅极间距42nm的3D堆叠场效应晶体管(3D Stacked FET)。传统逻辑芯片依靠缩小晶体管横向间距提升集成度,但若尺寸持续压缩,薄层绝缘层易产生漏电干扰。3D堆叠FET将原本并排放置的N型和P型晶体管上下堆叠,理论上一倍面积可容纳两倍晶体管。三星全球首发3D堆叠逻辑晶体管:42nm栅极间距、密度翻倍三星表示,这一概念已在NAND闪存的V-NAND和DRAM的HBM中得到验证,此次是首次在逻辑半导体领域实现。三星在上下晶体管中均采用三层堆叠纳米片沟道设计。42nm栅极间距低于此前业界48nm的最小纪录。研究团队还通过中间介质隔离层解决上下晶体管电气隔离问题,并应用RBC直接连接上下晶体管。三星全球首发3D堆叠逻辑晶体管:42nm栅极间距、密度翻倍三星预计该技术将用于AI和高性能计算(HPC)的下一代逻辑芯片。研究团队表示,垂直堆叠结构可使同面积晶体管数量倍增,电力和性能理论上可获两倍提升。三星计划继续推进商业化研究。晶体管从平面到FinFET再到环栅,三代演进都在提升电流控制精度。3D堆叠FET改走垂直路线,成为下一代芯片制程的关键技术。